中國長鑫科技或能繞過EUV制裁？北方華創稱3D DRAM兩步刻蝕創突破性進展
鉅亨網編譯莊閔棻 2026-09-06 13:40中國半導體設備商北方華創(002371-CN) 近日公布最新研究成果，聲稱已開發出一種用於製造3D DRAM晶片的兩步驟蝕刻製程。若這項技術進一步應用於記憶體製造，可能有助中國記憶體大廠長鑫科技(688825-CN) 推進3D DRAM與垂直製造，破解極紫外（EUV）曝光機制裁限制。
根據《Wccftech》報導，若長鑫存儲後續能將北方華創的蝕刻設備及製程技術導入實際產線，將有助提高3D DRAM自主生產的可行性，並降低對西方EUV設備的依賴，進一步朝更高記憶體密度與效能發展，為中國記憶體產業在全球競爭中增加技術布局的彈性。
3D DRAM晶片被視為下一代DRAM技術，旨在克服現有晶片在記憶體單元密度方面所面臨的限制。
由於西方制裁限制先進EUV晶片製造設備銷售至中國，中國晶片設計業者日益將重點放在半導體製造與設計的垂直方向。
EUV微影技術的主要優勢，在於能讓製造商與設計業者打造具有更細微電路線路與圖案的晶片，使這些線路與圖案能在矽晶圓上以水平方向延伸。
然而，受限於EUV設備取得不易，中國單靠DUV設備從水平方向縮減線寬，將逐步碰上物理極限及製程上的瓶頸。
北方華創在發表於IEEE期刊的一篇論文中，說明了該公司在3D DRAM 64層結構中實現均勻蝕刻方面取得的進展。其目標是將製造重點轉向垂直方向，以取代非EUV微影技術所面臨的水平方向限制。
今年稍早，華為宣布一項名為「Tau Scaling」的新晶片設計技術。這套方法的核心是華為的 LogicFolding 架構，透過將邏輯電路在垂直方向折疊並堆疊，以降低電阻、改善連接性，甚至力求在2031年前達到與標準1.4奈米晶片相當的效能與電晶體密度。
透過這種方式，原本必須藉由EUV縮小電路尺寸、提高電晶體密度的需求，轉而聚焦於垂直堆疊。
值得注意的是，中國北方華創發表的研究暗示，中國可能正採取類似方式發展記憶體製造技術。
該公司在研究中描述一種方法，可對由矽（Si）與矽鍺（SiGe）層組成的64層3D DRAM堆疊結構進行均勻蝕刻。
在3D DRAM設計中，這兩種材料交替堆疊，並移除SiGe，以在Si層之間騰出空間，用於配置所謂通道層內的字元線、位元線與閘極。
移除這些SiGe層的製程稱為蝕刻。北方華創在研究論文中聲稱，其已克服傳統蝕刻製程的限制。這些限制包括蝕刻化學物質侵蝕鄰近的Si層、破壞其均勻性；製程產生的副產品沉積在堆疊結構底部；以及蝕刻化學物質無法有效抵達底部層等。
若能克服上述問題，將可讓長鑫科技推進3D DRAM與垂直製造，以克服DUV設備在水平方向上所面臨的電晶體密度限制。
在上述問題中，Si層遭到損傷涉及低選擇比，而底部污染物堆積則被稱為微負載。解決這些問題可改善製程的深度均勻性，也就是Si-Si層之間間隙的尺寸均勻程度。
在蝕刻方面，北方華創採用雙步驟製程。第一步是在SiGe層中注入無偏壓、亦即電中性的氟自由基。如此可確保蝕刻材料只針對SiGe層作用，同時在Si層上形成一層薄薄的氟化鍺保護膜。
第二步則是透過電漿輔助清除程序，排出化學副產品，藉此消除製程中的微負載問題。
該公司表示，這項製程可實現超過500比1的Si對SiGe蝕刻選擇比，代表在兩個Si層之間、厚度為200奈米的SiGe層，其蝕刻速度可超過Si層的500倍。
北方華創表示，在此蝕刻選擇比下，Si層的損失可控制在10埃以下。
最後，北方華創也聲稱，其結構均勻性超過95%。這代表，在頂部層厚度為200奈米的情況下，則「跨 64 個對應層」的底層厚度至少達到 190 奈米。
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